19.02.2016 Моделирование verilog
Boldenkov (обсуждение | вклад) (→Более сложный пример с автоматизацией процессов) |
Boldenkov (обсуждение | вклад) (→Более сложный пример с автоматизацией процессов) |
||
| Строка 176: | Строка 176: | ||
|content = <source lang="verilog"> | |content = <source lang="verilog"> | ||
`define SUM_LENGTH 11 | `define SUM_LENGTH 11 | ||
| + | </source> | ||
| + | |hidden = 1 | ||
| + | }} | ||
| + | * Тест Matlab test.m: | ||
| + | {{Hider|title = test.m: | ||
| + | |content = <source lang="matlab"> | ||
| + | clear; | ||
| + | |||
| + | system('make batch'); | ||
| + | |||
| + | fid=fopen('cnt.txt', 'r'); cnt = fscanf(fid, '%d', inf)'; fclose(fid); | ||
| + | fid=fopen('sum.txt', 'r'); sum = fscanf(fid, '%d', inf)'; fclose(fid); | ||
| + | |||
| + | plot([cnt; sum]') | ||
</source> | </source> | ||
|hidden = 1 | |hidden = 1 | ||
Версия 11:32, 4 ноября 2016
Итак, задача состоит в том, чтобы с помощью Modelsim провести моделирование кода Verilog.
Создаём файл, который будем моделировать
module tb();
reg clk = 1'b0;
always #5 clk=!clk;
reg [4:0] cnt=5'b0;
always @(posedge clk) begin
cnt <= cnt+1;
end
endmodule
Первая строка задаёт темп моделирования. Строка "always #5 clk=!clk;" задаёт тактовый сигнал - каждые 5 интервалов времени, указанных в timescale. Остальной код тривиален.
Создаём новую библиотеку. Пусть для примера она называется "tb":
Компилируем файл verilog.
Попутно указываем путь к подключаемым чере "`include" файлам, нажав кнопку "Default options":
Запускаем симуляцию - без оптимизации! (Simulate without optimization)
Добавляем требуемые сигналы в окно отображения Wave
Запускаем симуляцию - выбираем длительность и нажимаем кнопку запуска (справа от поля ввода длительности)
В окне Wave смотрим результаты
А теперь всё то же самое - автоматически
Каждый раз делать всё это надоедает. Поэтому можно сделать всё из командного файла. Создаём файл "do.tcl"
vlog -reportprogress 300 -work tb /tmp/Verilog/test.v
vsim -novopt tb.tb
add wave -position instertpoint \
sim:/tb/clk \
sim:/tb/cnt
run 100ns
Запускаем vsim командой:
В результате выдаются временные диаграммы. Можно в коде тестбенча сделать запись результатов в файл, дать в конце скрипта команду exit, тогда временные диаграммы можно будет не смотреть.
Более сложный пример с автоматизацией процессов
Рассмотрим пример, в котором есть тестируемый модуль my_adder.v, тестбенч test.v и включаемый файл inc/params.v. Будет два режима отладки:
- отладка с просмотром временных диаграмм в modelsim
- обработка данных в Matlab с помощью файла test.m
Итак, исходники:
- тестируемый модуль my_adder.v:
- тесбенч test.v:
- Файл параметров inc/params.v:
- Тест Matlab test.m:
Автоматизация процессов будет осуществляться
[ Хронологический вид ]Комментарии
Войдите, чтобы комментировать.