19.02.2016 Моделирование verilog

Материал из SRNS
Перейти к: навигация, поиск


Итак, задача состоит в том, чтобы с помощью Modelsim провести моделирование кода Verilog.

Содержание

Создаём файл, который будем моделировать

`timescale 1ns/1ns

module tb();
   reg clk = 1'b0;

   always #5 clk=!clk;

   reg [4:0] cnt=5'b0;

   always @(posedge clk) begin
      cnt <= cnt+1;
   end
   
endmodule

Первая строка задаёт темп моделирования. Строка "always #5 clk=!clk;" задаёт тактовый сигнал - каждые 5 интервалов времени, указанных в timescale. Остальной код тривиален.

Создаём новую библиотеку. Пусть для примера она называется "tb":

20160219 questa newlib 1.png 20160219 questa newlib 2.png

Компилируем файл verilog.

20160219 questa compile.png 20160219 questa compile 2.png 20160219 questa compile 3.png

Запускаем симуляцию - без оптимизации! (Simulate without optimization)

20160219 questa simulate 1.png

Добавляем требуемые сигналы в окно отображения Wave

20160219 questa simulate 2.png

Запускаем симуляцию - выбираем длительность и нажимаем кнопку запуска (справа от поля ввода длительности)

20160219 questa simulate 3.png

В окне Wave смотрим результаты

20160219 questa wave 1.png

[ Хронологический вид ]Комментарии

(нет элементов)

Войдите, чтобы комментировать.

Персональные инструменты
Пространства имён

Варианты
Действия
SRNS Wiki
Рабочие журналы
Приватный файлсервер
QNAP Сервер
Инструменты