19.02.2016 Моделирование verilog

Итак, задача состоит в том, чтобы с помощью Modelsim провести моделирование кода Verilog.

Создаём файл, который будем моделировать

`timescale 1ns/1ns

module tb();
   reg clk = 1'b0;

   always #5 clk=!clk;

   reg [4:0] cnt=5'b0;

   always @(posedge clk) begin
      cnt <= cnt+1;
   end
   
endmodule

Первая строка задаёт темп моделирования. Строка "always #5 clk=!clk;" задаёт тактовый сигнал - каждые 5 интервалов времени, указанных в timescale. Остальной код тривиален.

Создаём новую библиотеку. Пусть для примера она называется "tb":

Компилируем файл verilog.

Попутно указываем путь к подключаемым чере "`include" файлам, нажав кнопку "Default options":

Запускаем симуляцию - без оптимизации! (Simulate without optimization)

Добавляем требуемые сигналы в окно отображения Wave

Запускаем симуляцию - выбираем длительность и нажимаем кнопку запуска (справа от поля ввода длительности)

В окне Wave смотрим результаты

А теперь всё то же самое - автоматически

Каждый раз делать всё это надоедает. Поэтому можно сделать всё из командного файла. Создаём файл "do.tcl"

# vlib tb
vlog -reportprogress 300 -work tb /tmp/Verilog/test.v
vsim -novopt tb.tb
add wave -position instertpoint \
    sim:/tb/clk \
    sim:/tb/cnt
run 100ns

Запускаем vsim командой:

vsim -do do.tcl

В результате выдаются временные диаграммы. Можно в коде тестбенча сделать запись результатов в файл, дать в конце скрипта команду exit, тогда временные диаграммы можно будет не смотреть.

Более сложный пример с автоматизацией процессов

Рассмотрим пример, в котором есть тестируемый модуль my_adder.v, тестбенч test.v и включаемый файл inc/params.v. Будет два режима отладки:

• отладка с просмотром временных диаграмм в modelsim
• обработка данных в Matlab с помощью файла test.m

Итак, исходники:

• тестируемый модуль test.v:

test.v:  

`include "params.v"

module my_adder(
               clk,
               resetn,
               in,
               sum
                );

   parameter LENGTH=`SUM_LENGTH;
   
   input clk;
   input resetn;
   input [4:0] in;
   output [LENGTH-1:0] sum;

   reg [LENGTH-1:0]      sum;


   always @(posedge clk or negedge resetn) begin
      if (resetn == 1'b0) begin
         sum <= 10'd0;
      end else begin
         sum <= sum + in;
      end
   end
endmodule // my_adder

Автоматизация процессов будет осуществляться

— Болденков Евгений • 15:26, 19 февраля 2016 • нет комментариев

[ Хронологический вид ]Комментарии

(нет элементов)

Войдите, чтобы комментировать.